Comparative analysis of threshold voltage extraction techniques based in the MOSFET gm/ID characteristic

Comparación de las técnicas de extracción del voltaje de umbral basadas en la característica gm/ID del MOSFET

  • Arturo Fajardo Jaimes Pontificia Universidad Javeriana
Palabras clave: Threshold voltage extraction, MOSFET modeling, Gm/ID transconductance efficiency (en_US)
Palabras clave: Extracción del voltaje de umbral, modelamiento de MOSFET, eficiencia transconductancia Gm/ID (es_ES)

Resumen (en_US)

Context: In advanced ultralow-power devices, it is necessary to use the accuracy extraction procedures of the MOSFET threshold voltage to fully characterize the devices. These procedures are based in the measurement of the Tran-conductance efficiency (gm/ID) and its first derivative in function of the voltage gate source (d(gm/ID)/dVGS). In order to increase their independency respect to the non-zero drain source voltage (VDS ≠0) it is used a process to correct the error. Theoretically, VDS should be 0 V; however, the VDS is grater than 10 mV in the experimental setup in order to avoid electrical noise, but less than a certain maximum value for allowing the MOSFET operation in the linear region of the weak inversion.

Objective: To compare the extraction procedure proposed by (MC Schneider et al., 2006) and the method proposed by (Rudenko et al., 2011) with a generic, controlled and coherent test scenario.

Method: This paper proposes a test scenario based on the Advanced Compact MOSFET model (ACM) of a long channel MOSFET made in a standard 0.35 mm CMOS process, implemented numerically in MATLABâ. The concept of Power Error Correction (PEC) was used to compare the two processes numerically; it quantifies the sensitivity of the extraction process to the effect by the non-zero voltage value of the VDS in the experimental setup (i.e., NZ-DS effect).

Results: The error correction procedure proposed by (Siebel et al., 2012, Schneider et al., 2006) estimates the NZ-DS effect better than the procedure proposed by (Rudenko et al., 2011), considering the average, maximum and minimum PEC obtained for both extraction methodologies for a long channel MOSFET fabricated in a standard CMOS process of 0.35 μm, when the VDS is less than 50 mV.

Conclusions: The Vth extraction procedure proposed by (MC Schneider et al., 2006) is more robust than the method proposed by (Rudenko et al., 2011) regarding the NZ-DS effect.

Resumen (es_ES)

Contexto: En los dispositivos de ultrabaja potencia son necesarios procedimientos precisos de extracción de voltaje de umbral del MOSFET. Estos se basan en la medición de la eficiencia de la transconductancia (gm/ID) y su primera derivada respecto al voltaje puerta-fuente (d(gm/ID)/ dVGS). Para aumentar en algunas decenas de mV la precisión del voltaje de umbral extraído, se recurre a un proceso de corrección de errores que disminuye la influencia del voltaje dreno-fuente (VDS) que teóricamente debería ser 0 V. Típicamente, en el montaje experimental, el VDS es mayor a 10 mV con el fin de evitar el ruido eléctrico, pero menor a un cierto valor máximo con el fin de permitir que el MOSFET siempre opere en su región lineal.

Objetivo: Comparar el procedimiento de extracción propuesto por Schneider et al. (2006) y el método propuesto por Rudenko et al. (2011) con un escenario de prueba genérico, controlado y coherente. 

Método: Se implementó un escenario de prueba en el software Matlabâ para un MOSFET de canal largo fabricado en un proceso estándar CMOS de 0,35 mm, usando el modelo Advanced Compact MOSFET (ACM). Para comparar los dos procesos de extracción se tomó el concepto de potencia de corrección del error (PEC), el valor de este cuantifica la sensibilidad del proceso de extracción con respecto al valor no 0V del VDS usado experimentalmente (i.e., efecto NZ-DS).

Resultados: Considerando el promedio, el máximo y el mínimo PEC obtenido para ambas metodologías de extracción, el procedimiento de corrección de errores propuesto en Siebel, Schneider y Galup (2012) y Schneider et al. (2006) estima el efecto NZ-DS mejor que el procedimiento propuesto en Rudenko et al. (2011) para un MOSFET de canal largo fabricado en un proceso estándar CMOS de 0,35 μm, cuando el VDS es inferior a 50 mV.

Conclusiones: El procedimiento de extracción de Vth propuesto por Schneider et al. (2006) es más robusto que el sugerido en Rudenko et al. (2011) con respecto al efecto NZ-DS.

Descargas

La descarga de datos todavía no está disponible.

Biografía del autor/a

Arturo Fajardo Jaimes, Pontificia Universidad Javeriana

Ingeniero electrónico, magíster en Electrónica. Profesor Asistente Pontificia Universidad Javeriana. Bogotá

Referencias

Binkley, D.M. (2008). Tradeoffs and Optimization in Analog CMOS Design. Chicheste: John Wiley & Sons -Interscienc.

Corless, R.M. et al. (1996). On the LambertW Function. Advances in Computational Mathematics, 5(1), 329-359.

Fajardo, A. & Montoro, C.G. (2013). Correction of the Errors due to the Non Zero Drain-to-Source Voltage in the gm/ID Based Vth Extraction Methods. Proceedings of the

MICROELECTRONICS STUDENTS FORUM (SFORUM in Curitiba,Brazil) http://www.lbd.dcc.ufmg.br/colecoes/sforum/2013/004.pdf

Fajardo, A.F, et al. (2014). Modelado e implementación de un manejador eléctrico para un motor de inducción trifásico. Revista Tecnura, 18(39), 94-109.

Hernández, L.F.; Gomez, D.R. & Hernández, O.M. (2012). Rectificador monofásico con corrección del factor de potencia usando un convertidor Boost. Revista Tecnura, 16(33), 23-34.

Martínez, F.H. (2004). Estudio de eficiencia en los MOSFET e IGBT para su utilización en convertidores de potencia conmutados. Revista Tecnura, 15, 85-96.

Ortiz-Conde, A., et al. (2002). A Review of Recent MOSFET Threshold Voltage Extraction Methods. Microelectronics Reliability, 42(4), 583-596.

Rudenko, T. et al. (2011). On the MOSFET Threshold Voltage Extraction by Transconductance and Transconductance-to-Current Ratio Change Methods: Part I effect of Gate-Voltage-Dependent Mobility. IEEE Transactions on Electron Devices, 58(12), 4172-4179.

Schneider, M.C. & Galup-Montoro, C. (2010). CMOS Analog Design using all-Region MOSFET Modeling. Cambridge: Cambridge University Press.

Schneider, M.C.; Galup-Montoro, C.; Machado, M.B. & Cunha, A.I.A. (2006). Interrelations between Threshold Voltage Definitions and Extraction Methods. Technical Proceedings of the 2006 NSTI Nanotechnology Conference and Trade Show Volume 3, 868-871. http://www.nsti.org/procs/Nanotech2006v3/7/W56.11

Siebel, O.F.; Schneider, M.C. & Galup-Montoro, C. (2012). MOSFET Threshold Voltage: Definition, Extraction, and some Applications. Microelectronics Journal, 43(5), 329-336.

Tsividis, Y. & McAndrew, C. (1999). Operation and Modeling of the MOS Transistor. New York: Oxford University Press.

Cómo citar
Fajardo Jaimes, A. (2017). Comparación de las técnicas de extracción del voltaje de umbral basadas en la característica gm/ID del MOSFET. Tecnura, 21(52), 32-44. https://doi.org/10.14483/udistrital.jour.tecnura.2017.2.a02
Publicado: 2017-04-01
Sección
Investigación

Artículos más leídos del mismo autor/a