Un método simple para pasar de un algoritmo a un modelo en VHDL

  • Gerardo Muñoz Universidad Distrital Francisco José de Caldas
Palabras clave: VHDL, ASM, FSM, Algoritmo (es_ES)

Resumen (es_ES)

El presente artículo describe una metodología para pasar de un modelo algorítmico a un modelo en VHDL sin tener que describir directamente el hardware sobre el que corre el algoritmo. La solución se basa en modelar el algoritmo con una Máquina de Estados Algorítmica (ASM) y posteriormente modelar este ASM funcionalmente en VHDL. Durante el desarrollo del tema también da una introducción a VHDL.

Resumen (en_US)

The following paper describes a methodology to convert an algorithmic model into a VHDL, without having to describe directly the hardware where the algorithmic runs. The solution is based to model the algorithmic with an Algorithmic State Machine (ASM) and furthermore model this ASM into a functional VHDL. During the development of this subject we are being introduce into VHDL.

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Referencias

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Cómo citar
Muñoz, G. (2001). Un método simple para pasar de un algoritmo a un modelo en VHDL. Ingeniería, 7(2), 84-89. https://doi.org/10.14483/23448393.2823
Publicado: 2001-11-30
Sección
Ciencia, investigación, academia y desarrollo